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Dos Métodos de Diagnóstico de Circuitos Digitales de Alta y Muy Alta Escala de Integración, R. J. Díaz Martínez
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Diseño para Testabilidad en Tiempo Real de Fallas Tipo "Single Event Upsets" en Procesadores Digitales, P. A. Ferreyra, C. A. Marqués, J. P. Gaspar, R. T. Ferreyra
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Evaluation of Test Strategies in VHDL Descriptions: A Case Study, G. Peretti', E. Romero', C. Marqués''
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